单片机解码,PT2262PT2272的发射接收模块

单片机解码，PT2262PT2272的发射接收模块？

发射模块PT2262的10~13引脚为编码脚，直接与编码单片机的IO口相接或用按键手动编码。

接收模块的PT2272的VT脚（17）当有信号接收时为高电平，无信号接收为低电平。因此要接一个反向器（可用三极管）接到接收模块上单片机的外部中断引脚，接收模块的PT2272的第10~13为解码脚，直接与单片机的IO口相接。这样一有信号接收，单片机就可以进入中断进行处理。

通讯工程这个专业怎么样？

题主问的应该是通信工程专业。这个专业在本科阶段，是工学门类下一级学科电子信息类下的二级专业，专业代码080703。

这个专业也叫电信工程，关注的是通信过程中的信息传输和信号处理的原理和应用。本专业学习通信技术、通信系统和通信网等方面的知识，能在通信领域中从事研究、设计、制造、运营及在国民经济各部门和国防工业中从事开发、应用通信技术与设备。这个专业是信息科学技术发展迅速并极具活力的一个领域，尤其是当前移动互联网的迅猛发展，使人们在传递信息和获得信息方面达到了前所未有的便捷程度。通信工程具有极广阔的发展前景，也是人才严重短缺的专业之一。本专业学习通信技术、通信系统和通信网等方面的知识，能在通信领域中从事研究、设计、制造、运营及在国民经济各部门和国防工业中从事开发、应用通信技术与设备。通信工程研究的是以电磁波、声波或光波的形式把信息通过电脉冲，从发送端（信源）传输到一个或多个接受端（信宿）。接受端能否正确辨认信息，取决于传输中的损耗高低。信号处理是通信工程中一个重要环节，其包括过滤，编码和解码等。毕业后可从事无线通信、电视、大规模集成电路、智能仪器及应用电子技术领域的研究，设计和通信工程的研究、设计、技术引进和技术开发工作。

主要学习内容

本科阶段主要课程有：电路分析、低频电子线路、脉冲与数字电路、高频电子线路、电磁场理论、信号与系统、数字信号处理、微机原理及应用、单片机技术、C语言程序设计、微波技术与天线、通讯原理、程控交换技术、移动通讯、计算机网络通讯、光纤通讯(院校不同，培养方向不同，所学内容有所差异)

就业前景

通信工程专业在就业方面，可以分为两个大方向，一个是软件方向，一个是硬件方向。软件方向如软件开发、网络的设计、应用软件的编译等等；硬件方向主要是去电子通信器件设计制造销售公司。毕业生可在通信运营商、现代通信设备制造企业、电子信息类等产业，从事通信与电子技术的开发、研究、应用、管理、设备调测维护、通信工程设计与施工等工作。也可以进一步考研深造。互联网、电子商务、通信设备制造等企业是高薪的集中地，国内诸如华为、阿里巴巴、腾讯、百度、中兴等大企业每年会招收大量本专业毕业生，移动、联通、电信等通信运营商也大量需要本专业毕业生，本专业毕业生也可以去做软件工程相关的工作，甚至在通信领域搞编程开发，比单纯软件工程专业更受欢迎，就业前景比较广阔。

如何学习单片机？

1.Verilog HDL描述

可综合电路Verilog HDL语言是对已知硬件电路的文本描述。所以编写前：

对所需实现的硬件电路“胸有成竹”；牢记可综合Verilog HDL与电路结构一一对应的关系；确认电路指标是什么：性能？面积？硬件思维方式，代码不再是一行行的代码而是一块一块的硬件模块；

达到以上几点，就可以写出行云流水般的高质量代码。关于代码与硬件电路的对应关系，参见如下图片，引用自Synopsys官方文档和几本参考书：

2、自动化生成代码如果一定要有奇淫技巧的话，那么代码自动化生成技术就一定可以配得上这个称号。

近十年来，数字集成电路规模和复杂度飞速提高。这给数字集成电路工程师带来了不仅是脑力上的劳动的增加，更多是体力重复性工作的增多。传统的手工代码的编写存在很多弊端。

首先对于模块的代码工程师，要面对许多设计文件。而这些文件之间可能相互不一致，给代码的编写带来了很多的困扰。

其次，代码工程师需要将这些文件中的很多设计信息体现在代码中，其中一些信息是重复性的誊写。这不仅带来了很多枯燥复杂的工作量而且人工参与过多也容易引入很多粗心带来的错误。

再次，由于各个模块连接信号之多导致信号文件的手写工作量很大。每个信号文件小则几千行大则上万行信息。而且一旦有信号连接的变动需要相应修改多个模块的信号文件。

最后，如果设计文件改动相应的设计文件很容易出现哪几处忘记改动的问题。

而Perl脚本语言又有着强大的处理文本的能力。将脚本语言应用于数字电路设计中，作为设计文档和EDA工具的黏合剂，能够大大增加设计的速度。

具体方法为：使用脚本语言从设计文档中提取有用的信息来生成想要的Verilog HDL代码，从而大大减少了IC设计者的工作量，并提高了代码的质量。其好处有：（1）很好的设计一致性：保证了设计概念一旦变动即设计文档稍加修改，对应的Verilog HDL代码就会相应的改变，不需要工程师手动改变代码。（2）兼容性强：该自动生成代码工具中设置了一个配置文件，供设计工程师的配置修改。对于不同的项目，通过修改配置该文件可以直接是代码相应变化，有一定的灵活性。此外，该自动生成代码工具已经应用于两个以上项目中，实践证明有很好的兼容性。（3）代码维护方便：对于设计代码的更新或升级，只需要重新运行下该工具即可，不需要一点点该写代码。（4）使用简单：将很多脚本集成在一起，使用工具时只需要运行一条命令即可。本文将举一个Perl语言在代码自动生成中的应用实例，下图为一SoC芯片中全芯片的时钟控制电路框图：

时钟控制模块实现配置PLL参数、选择输出时钟源、时钟分频、时钟门控、bank切换、输出时钟等功能。3G、4G是系统通讯单元，向时钟控制单元申请时钟。PLLs是时钟源，是时钟控制单元的输入。时钟控制单元有七大主要模块，分别为时钟源控制模块、bank切换模块、分频模块、时钟门控模块、多路选择器模块、寄存器、3G4G时钟握手模块。时钟源控制模块控制时钟源的大小、开关。bank切换模块使时钟控制单元能正常工作在不同的电压下。

时钟控制单元的的工作机理如下：首先，外部模块向时钟控制单元请求时钟，并修改并写寄存器状态；时钟源控制单元根据寄存器中的内容配置时钟源Plls，并提供了所有的时钟源。然后，分频器完成这些时钟源预分频的操作，并将其作为多路选择器的时钟源。而多路选择器则从输入的时钟源中选择输出主时钟。主时钟通过分频模块产生所有的分频使能信号，这个过程中，需根据寄存器所配置的分频数来输出不同的频率的时钟。同时，根据系统的实时需求，通过由SPCU控制的bank选择器完成门控时钟的实现，降低系统的功耗。

以上是时钟控制模块的功能分析，那么如何通过代码自动生成技术来实现呢？（1）首先，我们把这些模块梳理下，形成一个自顶向下的层次结构，如下图。如图中所示，顶层模块完成对底层模块的连接，底层模块实现时钟控制单元的功能。

针对代码自动生成问题，对于顶层模块来说，承担的功能是自动地将底层数十个模块连接起来。对于底层模块来说，需要根据不同的功能定制需求，来自动化地生成所有功能性的代码，然后被顶层调用和连接。这样的话，就存在两个问题：[1]自动生成顶层模块？[2]自动生成底层模块？

（2）顶层模块：通常来说，对于一个复杂的SoC芯片，会有万数量级的信号需要进行匹配和连接。而能够自动生成的信号文件中的信号连接有两个特点：一是信号命令规律性强二是信号的连接关系可以从设计文件中体现。满足了这两点，便可以实现信号文件的自动化。

（3）底层模块此处即可体现Perl脚本强大的数据处理功能，针对该问题，将脚本划分为三类：提取脚本、生成脚本和集成脚本三种。提取脚本用来从输入文件中提取有用的设计信息到存储单元中；生成脚本从存储单元获得有用信息来生成各个功能模块的代码；集成脚本将所有的脚本集成在一个脚本里，方便统一化使用。以下是代码生成的脚本流程图：

如图所示，输入的文件都是excel和文本形式，Perl脚本首先读取技术文档，从中解析出时钟模块所需的连接、频率、时钟域等信息，基于此信息建立一个数据库。然后，根据实际芯片的具体需求，即配置文件，生成相应的自动化控制模式和需求。最终，依据配置文件和数据库，完成所有所需verilog代码的生成。需要注意的是，并不是所有的代码都可以自动生成，有些结构特殊的电路，只能通过手工编写来完成。所以，自动编写通常完成较为规整的、有规律性的代码，手工书写作为补充。这样即可保证得到高质量的代码。